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IDT7005S/L
High-Speed 8K x 8 Dual-Port Static RAM
Waveform of Read Cycles
(5)
Military, Industrial and Commercial Temperature Ranges
t RC
ADDR
t AA (4)
CE
t ACE (4)
t AOE (4)
OE
R/ W
VALID DATA
DATA OUT
t LZ (1)
(4)
t OH
t HZ (2)
BUSY OUT
t BDD (3,4)
2738 drw 07
NOTES:
1. Timing depends on which signal is asserted last, OE or CE .
2. Timing depends on which signal is de-asserted first CE or OE .
3. t BDD delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations BUSY
has no relation to valid output data.
4. Start of valid data depends on which timing becomes effective last t AOE , t ACE , t AA or t BDD .
5. SEM = V IH .
Timing of Power-Up Power-Down
CE
I CC
t PU
t PD
I SB
8
6.42
2738 drw 08
,
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